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Ferramenta de mapeamento em alto-nível para arquiteturas heterogêneas com FPGAs e GPUs

Processo: 18/22289-6
Linha de fomento:Bolsas no Exterior - Estágio de Pesquisa - Doutorado Direto
Vigência (Início): 01 de janeiro de 2019
Vigência (Término): 31 de dezembro de 2019
Área do conhecimento:Ciências Exatas e da Terra - Ciência da Computação - Sistemas de Computação
Pesquisador responsável:Vanderlei Bonato
Beneficiário:Andre Bannwart Perina
Supervisor no Exterior: Juergen Becker
Instituição-sede: Instituto de Ciências Matemáticas e de Computação (ICMC). Universidade de São Paulo (USP). São Carlos , SP, Brasil
Local de pesquisa: Karlsruhe Institute of Technology (KIT), Alemanha  
Vinculado à bolsa:16/18937-7 - Ferramenta para exploração do espaço de projeto para arquiteturas heterogêneas de FPGAs e GPUs com foco em consumo de energia, BP.DD
Assunto(s):Computação de alto desempenho   Computação heterogênea   Computação reconfigurável   Consumo de energia elétrica   Linguagem de programação
Palavra(s)-Chave do Pesquisador:Computação Heterogênea | Computação Reconfigurável | High-Performance Computing | Computação Heterogênea

Resumo

Atualmente, arquiteturas heterogêneas são investigadas para aprimorar o desempenho de computação mantendo o consumo de energia em níveis aceitáveis. Ao utilizar unidades de processamento dedicadas para acelerar partes específicas de uma aplicação, os recursos de hardware são utilizados de uma maneira mais eficiente. Porém, o mapeamento da aplicação nos diferentes aceleradores ainda é um desafio, necessitando de conhecimentos além do domínio de software, de modo a entender quais segmentos de uma aplicação se adequam melhor ao hardware disponível. Atualmente, há ferramentas que dão suporte à linguagens unificadas para simplificar a programação destes sistemas heterogêneos. Porém, ainda há uma grande dependência do usuário para definir o processo de mapeamento. Neste trabalho, é proposta uma ferramenta para inferir as regiões mais adequadas de um código em alto-nível, para serem mapeadas em FPGA ou GPU através de estimações de performance e energia. Além disso, exploração de espaço de projeto é proposto para permitir ainda mais otimizações, com todas as etapas realizadas sem a necessidade de síntese em FPGA, uma tarefa demasiadamente demorada. (AU)

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Publicações científicas
(Referências obtidas automaticamente do Web of Science e do SciELO, por meio da informação sobre o financiamento pela FAPESP e o número do processo correspondente, incluída na publicação pelos autores)
PERINA, ANDRE B.; SILITONGA, ARTHUR; BECKER, JURGEN; BONATO, VANDERLEI. ast Resource and Timing Aware Design Optimisation for High-Level Synthesi. IEEE TRANSACTIONS ON COMPUTERS, v. 70, n. 12, p. 2070-2082, . (18/22289-6, 16/18937-7)

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