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Exploração do espaço de projeto em sistemas heterogêneos para aplicações de alto desempenho

Processo: 16/13327-6
Linha de fomento:Bolsas no Exterior - Estágio de Pesquisa - Doutorado Direto
Vigência (Início): 15 de novembro de 2016
Vigência (Término): 14 de novembro de 2017
Área do conhecimento:Ciências Exatas e da Terra - Ciência da Computação - Sistemas de Computação
Pesquisador responsável:Vanderlei Bonato
Beneficiário:Leandro de Souza Rosa
Supervisor no Exterior: Christos-Savvas Bouganis
Instituição-sede: Instituto de Ciências Matemáticas e de Computação (ICMC). Universidade de São Paulo (USP). São Carlos , SP, Brasil
Local de pesquisa: Imperial College London, Inglaterra  
Vinculado à bolsa:14/14918-2 - Identificação de trechos de código para processamento pipeline em aceleradores FPGA para plataformas heterogêneas, BP.DD
Assunto(s):Computação de alto desempenho   Hardware   Circuitos FPGA   C++ (linguagem de programação)

Resumo

Exploração do espaço de projeto de hardware é um campo de estudo conhecido por sua complexidade, dado que uma aplicação pode ser implementada de diversas formas, variando os recursos de hardware, consumo de energia e taxa de transferência. Esse problema se torna ainda mais complexo quando são considerados hardwares reconfiguráveis baseados em FPGA para a criação de aceleradores a partir de trechos de código, onde temos uma exploração de espaço de projeto aninhada em outra, sendo que a aplicação como um todo se torna também parte do problema. Uma solução para evitar a custosa síntese durante a exploração do espaço de projeto é a criação de um modelo para a implementação em hardware baseado no código fonte, sendo ele descrito em RTL, OpenCL ou em C. O modelos propostos na literatura focam diferentes aspectos de um projeto de hardware, como a modelagem dos recursos, restrições na largura de banda, custos de comunicação e consumo de energia. Além disso, alguns modelos são propostos para projetos inteiramente em FPGAs, ao passo que poucos consideram a arquitetura host-acelerador.Nesse projeto, propomos a criação de um modelo para estimar as medidas de um kernel de um acelerador em OpenCL baseada no seu código C. Como resultado, espera-se que o modelo capture aspectos importantes da linguagem C para a geração de hardware, como uma estimativa do volume de dados de entrada e saída, da taxa computações/dado, e taxa de transferência, além da esperada estimativa dos recursos de hardware do dado kernel. Em uma segunda parte desse projeto, propomos a expansão do modelo para a estimativa dos efeitos das técnicas de transformação de loops nas métricas do projeto, o que ajudará na decisão de quais transformações devem ser aplicadas aos trechos de código de uma kernel a fim de se obter um acelerador melhor. (AU)

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Publicações científicas
(Referências obtidas automaticamente do Web of Science e do SciELO, por meio da informação sobre o financiamento pela FAPESP e o número do processo correspondente, incluída na publicação pelos autores)
ROSA, LEANDRO DE SOUZA; BOUGANIS, CHRISTOS-SAVVAS; BONATO, VANDERLEI. Scaling Up Modulo Scheduling for High-Level Synthesis. IEEE TRANSACTIONS ON COMPUTER-AIDED DESIGN OF INTEGRATED CIRCUITS AND SYSTEMS, v. 38, n. 5, p. 912-925, . (16/13327-6)

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