Modelagem de transistores nanométricos para aplicações em circuitos analógicos

Resumo

A tecnologia Silício sobre Isolante (Silicon-On-Insulator - SOI) tem se constituído em uma importante alternativa para a substituição dos transistores MOS convencionais, devido a melhorias tais como redução nas capacitâncias de junção e maior mobilidade dos portadores na região de canal. Além de uma melhora significativa no desempenho de circuitos digitais, a operação de transistores SOI-MOS em circuitos analógicos apresenta ainda vantagens adicionais, como a melhor relação entre transcondutância e corrente de dreno[ ]. A associação destas características vem ampliando a faixa de utilização de transistores SOI em sistemas analógicos de alta performance, chegando a frequências da ordem de GHz e em aplicações de micro-ondas, com grande aplicabilidade na área de telecomunicações. Como solução para manter a redução contínua das dimensões dos transistores MOS, chegando a comprimentos de canal inferiores a 25 nm, a utilização de mais do que uma porta vêm sendo amplamente considerada pela comunidade acadêmica, mantendo-se ainda os mesmos benefícios da estrutura CMOS com porta simples, tais como o auto-alinhamento das regiões de fonte/dreno. Os transistores MOS com múltiplas portas, com duas, três ou quatro portas, constituem uma promissora alternativa para solucionar os problemas decorrentes da contínua redução das dimensões dos transistores MOS, devido ao excelente controle das cargas do canal que pode ser obtido com estas estruturas. Na literatura atual, uma grande quantidade de estudos pode ser encontrada com respeito à operação destes dispositivos em circuitos digitais. Entretanto, poucas publicações têm demonstrado o excelente potencial destes dispositivos para serem empregados em aplicações analógicas, tais como amplificadores operacionais, com desempenho superior à tecnologia MOS convencional e aos transistores planares. O grupo de pesquisas coordenado pelo Prof. Antonio Cerdeira propôs um método para a obtenção das características de linearidade de dispositivos eletrônicos e, recentemente, um modelo analítico para transistores de porta dupla. Este modelo foi implementado no simulador SPICE, permitindo a simulação de circuitos utilizando transistores FinFET, no âmbito da colaboração com o grupo da FEI. Ainda com o intuito de obter estruturas de múltiplas portas com comprimentos de canal ainda mais curtos uma nova estrutura de transistor de foi proposta. Trata-se do transistor MOS sem junção ("junctionless nanowire transistors"). Neste novo transistor uma região fina de silício extremamente dopada é recoberta pela estrutura de porta, responsável por delimitar o comprimento de canal. Deste modo, as regiões de fonte, canal e dreno são feitas com mesmo tipo de dopante, não havendo junções PN. No caso de um transistor nMOS, as três regiões seriam tipo N, originando uma estrutura N+ N+ N+. Na literatura foram apresentados trabalhos comparando as propriedades elétricas dos transistores MOS sem junção para aplicações digitais. Entretanto, as características analógicas destes transistores permanecem ainda pouco exploradas e não existe ainda um modelo analítico para a simulação de circuitos analógicos com estes transistores. Com o intuito de aprofundar a colaboração entre o grupo coordenado pelo Prof. Dr. Marcelo Antonio Pavanello, no Centro Universitário da FEI, e o coordenado pelo Prof. Dr. Antonio Cerdeira, do CINVESTAV, México, deseja-se fomentar a estada do Prof. Cerdeira por três meses no Centro Universitário da FEI para o desenvolvimento de pesquisas na área de modelagem de transistores MOS nanométricos de múltiplas portas, visando o desenvolvimento de modelos que sejam integrados a simuladores de circuitos. Durante sua estada, o Prof. Cerdeira também ministrará uma disciplina de pós-graduação na área de modelagem de transistores de porta dupla no Centro Universitário da FEI. Este curso poderá ser frequentado por outros estudantes de pós-graduação de cursos do estado de São Paulo. (AU)