Busca avançada
Ano de início
Entree

Simulação atomística das propriedades elétricas de nanofios transistores MOS

Processo: 19/15500-5
Modalidade de apoio:Auxílio à Pesquisa - Regular
Vigência: 01 de janeiro de 2020 - 31 de março de 2023
Área do conhecimento:Engenharias - Engenharia Elétrica - Materiais Elétricos
Convênio/Acordo: CONFAP - Conselho Nacional das Fundações Estaduais de Amparo à Pesquisa
Pesquisador responsável:Marcelo Antonio Pavanello
Beneficiário:Marcelo Antonio Pavanello
Instituição Sede: Centro Universitário FEI (UNIFEI). Campus de São Bernardo do Campo. São Bernardo do Campo , SP, Brasil
Pesquisadores associados: Alan Carlos Junior Rossetto ; Fábio Fedrizzi Vidor ; Michelly de Souza ; Renan Trevisoli Doria ; Rodrigo Trevisoli Doria ; Thiago Hanna Both ; Vinícius Valduga de Almeida Camargo
Auxílios(s) vinculado(s):23/03006-1 - EUROSOI-ULIS 2023 - Joint International EUROSOI Workshop and International Conference on Ultimate Integration on Silicon, AR.EXT
Assunto(s):Semicondutores  Nanofios  Transistores  Propriedades elétricas  Medidas elétricas  Simulação por computador  Simulação numérica  Simulação atomística  Modelagem tridimensional  Método de Monte Carlo 
Palavra(s)-Chave do Pesquisador:Medidas Elétricas | Modelagem | Nanofios transistores | propriedades elétricas | Simulação Computacional Tridimensional | Simulação Monte Carlo Tridimensional | Materiais e Componentes Semicondutores

Resumo

A indústria de semicondutores deve grande parte de seu sucesso à capacidade de continuamente diminuir o tamanho dos dispositivos (basicamente transistores) que compõe os circuitos integrados (chips). Esta diminuição do tamanho dos dispositivos permite um incremento do número de transistores integrados em um único chip. Possibilita ainda redução da potência consumida, a fabricação de memórias maiores e a integração de novas funcionalidades ao chip. Como forma para minimizar a degradação das propriedades elétricas dos transistores MOS decorrentes da miniaturização, estruturas MOS com múltiplas portas passaram a ser utilizadas, uma vez que melhoram sensivelmente o controle eletrostático das cargas na região de canal. Transistores de múltiplas portas têm ganhado bastante atenção da comunidade científica. Outra estrutura de múltiplas portas, desenvolvida recentemente e que tem apresentado resultados promissores, são os nanofios transistores MOS. Estas estruturas possuem seção transversal de poucos nanômetros, possibilitando excelente controle eletrostático e minimizando os efeitos indesejáveis em transistores MOS com comprimentos de canal da ordem de 10 nanômetros. Com os transistores fabricados com dimensões nanométricas, um único átomo ou elétron pode influenciar o comportamento elétrico do transistor. Tecnologicamente, é inviável ou extremamente difícil controlar o processo de fabricação de semicondutores em escala atômica. Assim, é mais adequado realizar o projeto de circuitos integrados de forma a tolerar variações no comportamento elétrico dos transistores que o compõe. Para tanto, são necessários modelos e simuladores que possam prever o comportamento elétrico e as variações associadas. Portanto, os modelos e técnicas de simulação devem considerar esta nova natureza estocástica do comportamento dos transistores. Os materiais utilizados apresentam imperfeições, isto é, defeitos ou armadilhas que podem capturar elétrons que deveriam contribuir para a condução de corrente elétrica. Isto acarreta problemas de confiabilidade, visto que o comportamento destas armadilhas pode levar a uma alteração do desempenho e resposta do circuito elétrico ao longo de tempo. Um problema para a simulação de estruturas MOS de dimensões nanométricas é a necessidade de inclusão de efeitos quânticos, que modificam o pico do centroide de concentração de elétrons para o interior do semicondutor, alguns nanômetros abaixo da interface entre o silício e o isolante de porta. Nestes casos, ferramentas de simulação numérica comerciais, que se baseiam na abordagem semi-clássica de condução de corrente elétrica pelos mecanismos de difusão e deriva, não permitem a inclusão destes efeitos com precisão. Uma forma de realizar simulações mais condizentes com a realidade é a adoção de ferramentas de simulação atomística (ou de partículas). Nestas ferramentas, os eventos de espalhamento da corrente elétrica são determinados probabilisticamente, sem a suposição inicial de condução pelos mecanismos de difusão e deriva. Neste contexto, um simulador tridimensional de dispositivos Monte Carlo, baseado em partículas não isotérmicas, foi desenvolvido em uma colaboração entre os grupos participantes desta proposta, o qual se plenamente funcional para estruturas planares. Este projeto de pesquisa em colaboração tem por objetivo aprimorar a ferramenta de simulação atomística, capacitando-a para a simulação de nanofios transistores MOS. Os resultados obtidos das simulações atomísticas serão comparados com resultados experimentais, aprofundando os conhecimentos sobre as propriedades elétricas de nanofios transistores MOS, quando submetidos a condições de temperatura variável. Para validação do simulador atomístico, serão utilizadas medidas elétricas nanofios transistores MOS. Simulações numéricas tridimensionais, utilizando técnicas semi-clássicas, serão também utilizadas para a comparação com as simulações atomísticas. (AU)

Matéria(s) publicada(s) na Agência FAPESP sobre o auxílio:
Mais itensMenos itens
Matéria(s) publicada(s) em Outras Mídias ( ):
Mais itensMenos itens
VEICULO: TITULO (DATA)
VEICULO: TITULO (DATA)

Publicações científicas (35)
(Referências obtidas automaticamente do Web of Science e do SciELO, por meio da informação sobre o financiamento pela FAPESP e o número do processo correspondente, incluída na publicação pelos autores)
DE SOUZA, MICHELLY; DORIA, RODRIGO T.; TREVISOLI, RENAN; BARRAUD, SYLVAIN; PAVANELLO, MARCELO A.. On the Application of Junctionless Nanowire Transistors in Basic Analog Building Blocks. IEEE TRANSACTIONS ON NANOTECHNOLOGY, v. 20, p. 234-242, . (19/15500-5, 14/18041-8)
RIBEIRO, THALES AUGUSTO; BERGAMASCHI, FLAVIO ENRICO; BARRAUD, SYLVAIN; PAVANELLO, MARCELO ANTONIO. Influence of fin width variation on the electrical characteristics of n-type junctionless nanowire transistors at high temperatures. Solid-State Electronics, v. 185, . (16/10832-1, 19/15500-5)
SHIBUTANI, ANDRE B.; DE SOUZA, MICHELLY; TREVISOLI, RENAN; DORIA, RODRIGO T.; IEEE. Junctionless Nanowire Transistors Based Wilson Current Mirror Configuration. 2021 JOINT INTERNATIONAL EUROSOI WORKSHOP AND INTERNATIONAL CONFERENCE ON ULTIMATE INTEGRATION ON SILICON (EUROSOI-ULIS), v. N/A, p. 4-pg., . (19/15500-5)
CERDEIRA, ANTONIO; ESTRADA, MAGALI; MARINIELLO DA SILVA, GENARO; CALCADE RODRIGUES, JAIME; PAVANELLO, MARCELO A.; IEEE. Modeling of silicon stacked nanowire and nanosheet transistors at high temperatures. 2022 IEEE LATIN AMERICAN ELECTRON DEVICES CONFERENCE (LAEDC), v. N/A, p. 4-pg., . (19/15500-5)
DE SOUZA, MICHELLY; CERDEIRA, ANTONIO; ESTRADA, MAGALI; BARRAUD, SYLVAIN; CASSE, MIKAEL; VINET, MAUD; FAYNOT, OLIVIER; PAVANELLO, MARCELO A.; IEEE. Analysis of the Gate-Induced Drain Leakage of SOI Nanowire and Nanosheet MOS Transistors at High Temperatures. 2022 IEEE LATIN AMERICAN ELECTRON DEVICES CONFERENCE (LAEDC), v. N/A, p. 4-pg., . (19/15500-5)
FONTE, E. T.; TREVISOLI, R.; DORIA, R. T.; IEEE. Charge Pumping-Based Method for Traps Density Extraction in Junctionless Transistors. 2021 JOINT INTERNATIONAL EUROSOI WORKSHOP AND INTERNATIONAL CONFERENCE ON ULTIMATE INTEGRATION ON SILICON (EUROSOI-ULIS), v. N/A, p. 4-pg., . (19/15500-5)
RODRIGUES, JAIME C.; MARINIELLO, GENARO; CASSE, MIKAEL; BARRAUD, SYLVAIN; VINET, MAUD; FAYNOT, OLIVIER; PAVANELLO, MARCELO A.; IEEE. Temperature Influence on the Electrical Properties of Vertically Stacked Nanowire MOSFETs. 35TH SYMPOSIUM ON MICROELECTRONICS TECHNOLOGY AND DEVICES (SBMICRO2021), v. N/A, p. 4-pg., . (19/15500-5)
SILVA, EVERTON M.; TREVISOLI, RENAN; DORIA, RODRIGO T.. Junctionless nanowire transistors effective channel length extraction through capacitance characteristics. Solid-State Electronics, v. 208, p. 5-pg., . (19/15500-5)
SILVA, LUCAS MOTA BARBOSA DA; PAVANELLO, MARCELO ANTONIO; CASSE, MIKAEL; BARRAUD, SYLVAIN; VINET, MAUD; FAYNOT, OLIVIER; DE SOUZA, MICHELLY. Impact of series resistance on the drain current variability in inversion mode and junctionless nanowire transistors. Solid-State Electronics, v. 208, p. 4-pg., . (23/03006-1, 19/15500-5)
BARBOSA DA SILVA, LUCAS MOTA; PAVANELLO, MARCELO ANTONIO; CASSE, MIKAEL; BARRAUD, SYLVAIN; VINET, MAUD; FAYNOT, OLIVIER; DE SOUZA, MICHELLY; IEEE. Analysis of Variability in Transconductance and Mobility of Nanowire Transistors. 2022 36TH SYMPOSIUM ON MICROELECTRONICS TECHNOLOGY (SBMICRO 2022), v. N/A, p. 4-pg., . (19/15500-5)
COSTA, FERNANDO J.; TREVISOLI, RENAN; DORIA, RODRIGO T.; IEEE. Ultra-Low-Power Diodes Composed by SOI UTBB Transistors. 2022 IEEE LATIN AMERICAN ELECTRON DEVICES CONFERENCE (LAEDC), v. N/A, p. 4-pg., . (19/15500-5)
TREVISOLI, RENAN; PAVANELLO, MARCELO A.; DORIA, RODRIGO T.; CAPOVILLA, CARLOS E.; BARRAUD, SYLVAIN; DE SOUZA, MICHELLY. Variability Modeling in Triple-Gate Junctionless Nanowire Transistors. IEEE TRANSACTIONS ON ELECTRON DEVICES, v. 69, n. 8, p. 7-pg., . (19/15500-5)
GRAZIANO JUNIOR, N.; TREVISOLI, R.; DORIA, R. T.; IEEE. NBTI Dependence on Temperature in Junctionless Nanowire Transistors. 35TH SYMPOSIUM ON MICROELECTRONICS TECHNOLOGY AND DEVICES (SBMICRO2021), v. N/A, p. 4-pg., . (19/15500-5)
RIBEIRO, THALES AUGUSTO; BARRAUD, SYLVAIN; BERGAMASCHI, FLAVIO ENRICO; PAVANELLO, MARCELO ANTONIO; IEEE. Influence of Fin Width Variation on the Electrical Characteristics of n-Type Junctionless Nanowire Transistors at High Temperatures. 2020 JOINT INTERNATIONAL EUROSOI WORKSHOP AND INTERNATIONAL CONFERENCE ON ULTIMATE INTEGRATION ON SILICON (EUROSOI-ULIS), v. N/A, p. 4-pg., . (16/10832-1, 19/15500-5)
DA FONTE, EWERTON TEIXEIRA; TREVISOLI, RENAN; BARRAUD, SYLVAIN; DORIA, RODRIGO T.. Interface traps density extraction through transient measurements in junctionless transistors. Solid-State Electronics, v. 194, p. 6-pg., . (19/15500-5)
AUGUSTO RIBEIRO, THALES; CERDEIRA, ANTONIO; ESTRADA, MAGALI; BARRAUD, SYLVAIN; ANTONIO PAVANELLO, MARCELO. Pragmatic evaluation of fin height and fin width combined variation impact on the performance of junctionless transistors. JOURNAL OF COMPUTATIONAL ELECTRONICS, v. 21, n. 3, p. 12-pg., . (16/10832-1, 19/15500-5)
GRAZIANO JUNIOR, NILTON; COSTA, FERNANDO J.; TREVISOLI, RENAN; BARRAUD, SYLVAIN; DORIA, RODRIGO T.. Influence of interface traps density and temperature variation on the NBTI effect in p-Type junctionless nanowire transistors. Solid-State Electronics, v. 186, . (19/15500-5)
MARINIELLO, GENARO; BARRAUD, SYLVAIN; VINET, MAUD; CASSE, MIKAEL; FAYNOT, OLIVIER; CALCADE, JAIME; PAVANELLO, MARCELO ANTONIO. Electrical characteristics of n-type vertically stacked nanowires operating up to 600 K. Solid-State Electronics, v. 194, p. 7-pg., . (19/15500-5)
BERGAMASCHI, F. E.; PAVANELLO, M. A.. TCAD Evaluation of the Active Substrate Bias Effect on the Charge Transport of Omega-Gate Nanowire MOS Transistors With Ultra-Thin BOX. IEEE JOURNAL OF THE ELECTRON DEVICES SOCIETY, v. 10, p. 7-pg., . (19/15500-5)
COSTA, FERNANDO J.; TREVISOLI, RENAN; CAPOVILLA, CARLOS EDUARDO; DORIA, RODRIGO T.; IEEE. Standard MOS Diodes Composed by SOI UTBB Transistors. 2022 36TH SYMPOSIUM ON MICROELECTRONICS TECHNOLOGY (SBMICRO 2022), v. N/A, p. 4-pg., . (19/15500-5)
DE SOUZA, MICHELLY; RODRIGUES, JAIME CALCADE; MARINIELLO, GENARO; CASSE, MIKAEL; BARRAUD, SYLVAIN; VINET, MAUD; FAYNOT, OLIVIER; PAVANELLO, MARCELO A.; IEEE. An Experimental Evaluation of Fin Width and Low-Temperature Influence on GIDL in Stacked SOI Nanowires. 2022 IEEE 15TH WORKSHOP ON LOW TEMPERATURE ELECTRONICS (WOLTE 2022), v. N/A, p. 4-pg., . (19/15500-5)
RODRIGUES, JAIME C. C.; MARINIELLO, GENARO; CASSE, MIKAEL; BARRAUD, SYLVAIN; VINET, MAUD; FAYNOT, OLIVIER; PAVANELLO, MARCELO A. A.. Electrical characterization of stacked SOI nanowires at low temperatures. Solid-State Electronics, v. 191, p. 7-pg., . (19/15500-5)
MARINIELLO, GENARO; DE CARVALHO, CESAR AUGUSTO BELCHIOR; PAZ, BRUNA CARDOSO; BARRAUD, SYLVAIN; VINET, MAUD; FAYNOT, OLIVIER; PAVANELLO, MARCELO ANTONIO. Analog characteristics of n-type vertically stacked nanowires. Solid-State Electronics, v. 185, . (19/15500-5)
ROSSETTO, ALAN; SOARES, CAROLINE; WIRTH, GILSON; PAVANELLO, MARCELO; WANG, ZIYI; VASILESKA, DRAGICA; IEEE. Thermal Evaluation of 28-nm p-type FD-SOI MOSFETs. 2023 IEEE LATIN AMERICAN ELECTRON DEVICES CONFERENCE, LAEDC, v. N/A, p. 4-pg., . (19/15500-5)
DE SOUZA, MICHELLY; CERDEIRA, ANTONIO; ESTRADA, MAGALI; CASSE, MIKAEL; BARRAUD, SYLVAIN; VINET, MAUD; FAYNOT, OLIVIER; PAVANELLO, MARCELO A.. Experimental assessment of gate-induced drain leakage in SOI stacked nanowire and nanosheet nMOSFETs at high temperatures. Solid-State Electronics, v. 208, p. 4-pg., . (19/15500-5, 23/03006-1)
BERGAMASCHI, F. E.; PAVANELLO, M. A.; IEEE. TCAD Evaluation of the Substrate Bias Influence on the Carrier Transport of O-Gate Nanowire MOS Transistors with Ultra-Thin BOX. 2021 IEEE LATIN AMERICA ELECTRON DEVICES CONFERENCE (LAEDC), v. N/A, p. 4-pg., . (19/15500-5)
PAVANELLO, MARCELO A.; RIBEIRO, THALES A.; CERDEIRA, ANTONIO; AVILA-HERRERA, FERNANDO; IEEE. Analytical Compact Model for Transcapacitances of Junctionless Nanowire Transistors. 2021 IEEE LATIN AMERICA ELECTRON DEVICES CONFERENCE (LAEDC), v. N/A, p. 4-pg., . (19/15500-5, 16/10832-1)
MARINIELLO, GENARO; BARRAUD, SYLVAIN; VINET, MAUD; FAYNOT, OLIVIER; PAZ, BRUNA CARDOSO; PAVANELLO, MARCELO ANTONIO; IEEE. Evaluation of Analog Characteristics of n-Type Vertically Stacked Nanowires. 2020 JOINT INTERNATIONAL EUROSOI WORKSHOP AND INTERNATIONAL CONFERENCE ON ULTIMATE INTEGRATION ON SILICON (EUROSOI-ULIS), v. N/A, p. 4-pg., . (19/15500-5)
COSTA, FERNANDO J.; TREVISOLI, RENAN; DORIA, RODRIGO T.. Thermal cross-coupling effects in side-by-side UTBB-FDSOI transistors. Solid-State Electronics, v. 185, . (19/15500-5)
BERGAMASCHI, F. E.; RIBEIRO, T. A.; PAZ, B. C.; DE SOUZA, M.; BARRAUD, S.; CASSE, M.; VINET, M.; FAYNOT, O.; PAVANELLO, M. A.. Experimental Demonstration of Omega-Gate SOI Nanowire MOS Transistors' Mobility Variation Induced by Substrate Bias. IEEE TRANSACTIONS ON ELECTRON DEVICES, v. 69, n. 7, p. 7-pg., . (19/15500-5)
BERGAMASCHI, FLAVIO E.; WIRTH, GILSON, I; BARRAUD, SYLVAIN; CASSE, MIKAEL; VINET, MAUD; FAYNOT, OLIVIER; PAVANELLO, MARCELO A.; IEEE. Extraction of the Back Channel Mobility in SOI Nanowire MOS Transistors under Substrate Biasing. 2022 IEEE LATIN AMERICAN ELECTRON DEVICES CONFERENCE (LAEDC), v. N/A, p. 4-pg., . (19/15500-5)
PRATES, RHAYCEN R.; BARRAUD, SYLVAIN; CASSE, MIKAEL; VINET, MAUD; FAYNOT, OLIVIER; PAVANELLO, MARCELO A.; IEEE. Experimental Comparison of Junctionless and Inversion-Mode Nanowire MOSFETs Electrical Properties at High Temperatures. 2022 36TH SYMPOSIUM ON MICROELECTRONICS TECHNOLOGY (SBMICRO 2022), v. N/A, p. 4-pg., . (19/15500-5)
DA COSTA, FERNANDO JOSE; TREVISOLI, RENAN; DORIA, RODRIGO TREVISOLI. Cross-coupling effects in common-source current mirrors composed by UTBB transistors. Solid-State Electronics, v. 194, p. 5-pg., . (19/15500-5)
SHIBUTANI, ANDRE B.; TREVISOLI, RENAN; DORIA, RODRIGO T.; IEEE. Junctionless Nanowire Transistor for Analog Applications: Cascode Current Mirror Configuration. 2022 36TH SYMPOSIUM ON MICROELECTRONICS TECHNOLOGY (SBMICRO 2022), v. N/A, p. 4-pg., . (19/15500-5)
RIBEIRO, THALES AUGUSTO; BARRAUD, SYLVAIN; PAVANELLO, MARCELO ANTONIO. Analysis of the Electrical Parameters of SOI Junctionless Nanowire Transistors at High Temperatures. IEEE JOURNAL OF THE ELECTRON DEVICES SOCIETY, v. 9, p. 492-499, . (16/10832-1, 19/15500-5)

Por favor, reporte erros na lista de publicações científicas utilizando este formulário.
X

Reporte um problema na página


Detalhes do problema: