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Otimizações de desempenho para arquiteturas multicore

Processo: 18/15519-5
Modalidade de apoio:Auxílio à Pesquisa - Jovens Pesquisadores - Fase 2
Vigência: 01 de maio de 2019 - 30 de abril de 2025
Área do conhecimento:Ciências Exatas e da Terra - Ciência da Computação - Sistemas de Computação
Pesquisador responsável:Alexandro José Baldassin
Beneficiário:Alexandro José Baldassin
Instituição Sede: Instituto de Geociências e Ciências Exatas (IGCE). Universidade Estadual Paulista (UNESP). Campus de Rio Claro. Rio Claro , SP, Brasil
Pesquisadores associados:Aleardo Manacero Junior ; Guido Costa Souza de Araújo
Vinculado ao auxílio:11/19373-6 - Entendendo e explorando a correlação energia/desempenho em algoritmos concorrentes, AP.JP
Bolsa(s) vinculada(s):24/02372-7 - Usando Memória Persistente para Acelerar a Inferência de Grandes Modelos de Linguagem, BP.MS
23/10128-6 - Análise de desempenho de versionamento com undo e redo logs em memória persistente, BP.IC
23/04969-8 - Otimizando Estruturas de Dados para Memória Persistente, BP.MS
+ mais bolsas vinculadas 23/04971-2 - Otimizando o Desempenho de Memória Persistente por meio de Transações em Hardware, BP.PD
23/05019-3 - Uma Comparação de Interfaces de Programação para Memória Persistente, BP.IC
23/05032-0 - Avaliando o Impacto da Alocação de Memória em Sistemas com Memória Persistente, BP.IC
22/11704-8 - Gerenciamento Eficiente da Alocação de Heaps em Sistemas de Memória Transacional Persistente em Hardware, BP.MS
21/05440-5 - Investigando aspectos de programabilidade em sistemas com memória persistente, BP.IC
20/15402-0 - Caracterização da perda de desempenho de sistemas com memória transacional em arquiteturas NUMA, BP.IC
19/10471-7 - Explorando o máximo de memória transactional em hardware, BE.PQ
18/07446-8 - Integrando Execução Especulativa à Paralelização de Laços e Tarefas, BP.PD - menos bolsas vinculadas
Assunto(s):Programação paralela  Arquitetura e organização de computadores 
Palavra(s)-Chave do Pesquisador:Arquiteturas multicore | Memórias Transacionais | Programação paralela | Arquitetura de Computadores

Resumo

Máquinas com vários núcleos de execução (multicore) são encontradas em todos os lugares atualmente. A tendência é que a indústria de semicondutores continue a adicionar mais núcleos em seus novos microprocessadores. Infelizmente, o suporte para a programação dessas máquinas altamente paralelas não consegue acompanhar o ritmo e hoje temos sistemas computacionais subutilizados. O grande desafio encontrado pela indústria contemporânea é como projetar hardware e software que facilite a vida de programadores de código paralelo. O que torna esse tipo de programação tão desafiadora é o fato que programadores devem lidar simultaneamente com dois objetivos dispendiosos: o código deve ser correto e eficiente, tanto em termos de desempenho como energia, conforme o número de núcleos por processador aumenta. Escrever código paralelo não é difícil por si só, mas escrever código paralelo com alto desempenho e escalabilidade está longe de ser trivial.De modo abrangente, este projeto de pesquisa pretende investigar otimizações de desempenho para arquiteturas multicore de forma que programadores possam escrever código paralelo mais facilmente e ainda se beneficiar de sistemas multicore. Em particular, este projeto objetiva investigar oportunidades para otimizações tanto no nível do programador, ao prover ferramentas para diagnóstico e perfilamento de código junto construções de linguagem mais poderosas, como no nível do código, ao criar técnicas de otimização para tempo de compilação e execução. Uma contribuição clara desta proposta é permitir que programadores típicos consigam explorar o máximo de desempenho dos sistemas multicore, além de fornecer técnicas automáticas para melhorar o desempenho de código paralelo. (AU)

Matéria(s) publicada(s) na Agência FAPESP sobre o auxílio:
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Publicações científicas (8)
(Referências obtidas automaticamente do Web of Science e do SciELO, por meio da informação sobre o financiamento pela FAPESP e o número do processo correspondente, incluída na publicação pelos autores)
CASTRO, DANIEL; BALDASSIN, ALEXANDRO; BARRETO, JOAO; ROMANO, PAOLO; USENIX ASSOC. SPHT: Scalable Persistent Hardware Transactions. PROCEEDINGS OF THE 19TH USENIX CONFERENCE ON FILE AND STORAGE TECHNOLOGIES (FAST '21), v. N/A, p. 15-pg., . (19/10471-7, 18/15519-5)
DE CARVALHO, JOAO P. L.; HONORIO, BRUNO C.; BALDASSIN, ALEXANDRO; ARAUJO, GUIDO; IEEE. Improving Transactional Code Generation via Variable Annotation and Barrier Elision. 2020 IEEE 34TH INTERNATIONAL PARALLEL AND DISTRIBUTED PROCESSING SYMPOSIUM IPDPS 2020, v. N/A, p. 10-pg., . (19/04536-9, 13/08293-7, 16/15337-9, 18/15519-5)
SALAMANCA, JUAN; BALDASSIN, ALEXANDRO; MCINTOSHSMITH, S; DESUPINSKI, BR; KLINKENBERG, J. Improving Speculative taskloop in Hardware Transactional Memory. OPENMP: ENABLING MASSIVE NODE-LEVEL PARALLELISM, IWOMP 2021, v. 12870, p. 15-pg., . (18/15519-5, 18/07446-8)
BALDASSIN, ALEXANDRO; BARRETO, JOAO; CASTRO, DANIEL; ROMANO, PAOLO. Persistent Memory: A Survey of Programming Support and Implementations. ACM COMPUTING SURVEYS, v. 54, n. 7, . (19/10471-7, 18/15519-5)
BALDASSIN, ALEXANDRO; MURARI, RAFAEL; DE CARVALHO, JOAO P. L.; ARAUJO, GUIDO; CASTRO, DANIEL; BARRETO, JOAO; ROMANO, PAOLO; MALAWSKI, M; RZADCA, K. NV-PhTM: An Efficient Phase-Based Transactional System for Non-volatile Memory. EURO-PAR 2020: PARALLEL PROCESSING, v. 12247, p. 16-pg., . (13/08293-7, 18/15519-5, 19/10471-7, 16/15337-9)
SALAMANCA, JUAN; IEEE. Performance Comparison of Speculative Taskloop and OpenMP-for-Loop Thread-Level Speculation on Hardware Transactional Memory. 2022 21ST INTERNATIONAL SYMPOSIUM ON PARALLEL AND DISTRIBUTED COMPUTING (ISPDC 2022), v. N/A, p. 8-pg., . (18/07446-8, 18/15519-5, 20/01665-0)
SALAMANCA, JUAN; BALDASSIN, ALEXANDRO; KLEMM, M; DESUPINSKI, BR; KLINKENBERG, J; NETH, B. Using Off-the-Shelf Hardware Transactional Memory to Implement Speculative While in OpenMP. OPENMP IN A MODERN WORLD: FROM MULTI-DEVICE SUPPORT TO META PROGRAMMING, v. 13527, p. 15-pg., . (18/07446-8, 18/15519-5, 20/01665-0)
SALAMANCA, JUAN; BALDASSIN, ALEXANDRO; FAN, X; DESUPINSKI, BR; SINNEN, O; GIACAMAN, N. A Proposal for Supporting Speculation in the OpenMP taskloop Construct. OPENMP: CONQUERING THE FULL HARDWARE SPECTRUM, IWOMP 2019, v. 11718, p. 16-pg., . (18/15519-5, 18/07446-8)

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